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圖書(shū)簡(jiǎn)介

　　《電子設(shè)計(jì)自動(dòng)化》以詳細(xì)的實(shí)例介紹了VHDL.硬件描述語(yǔ)言和可編程邏輯器件、NiosⅡ嵌入式系統(tǒng)開(kāi)發(fā)流程，可以使讀者較快地了解可編程邏輯器件和NiosⅡ嵌入式系統(tǒng)先進(jìn)的設(shè)計(jì)方法、開(kāi)發(fā)流程和開(kāi)發(fā)手段。全書(shū)共七章，主要包括CPLD／FPGA的基本知識(shí)、CPLD／FPGA基本開(kāi)發(fā)流程、VHDL語(yǔ)法與使用實(shí)例、狀態(tài)機(jī)設(shè)計(jì)方法、基于QuartusⅡ軟件的多種邏輯設(shè)計(jì)流程、NiosⅡ嵌入式系統(tǒng)軟／硬件設(shè)計(jì)流程和數(shù)字系統(tǒng)設(shè)計(jì)實(shí)例。《電子設(shè)計(jì)自動(dòng)化》以實(shí)踐為基礎(chǔ)，圖文并茂，開(kāi)發(fā)流程完整詳盡，可作為高職高專(zhuān)院校應(yīng)用電子技術(shù)、電子信息工程技術(shù)、通信、電氣自動(dòng)化等專(zhuān)業(yè)學(xué)生的學(xué)習(xí)或?qū)嵱?xùn)教材，亦可作為電子設(shè)計(jì)競(jìng)賽VHDL硬件描述語(yǔ)言與CPLD／FPGA開(kāi)發(fā)賽前輔導(dǎo)參考資料，也可供電子類(lèi)在職研究開(kāi)發(fā)人員和技術(shù)人員參考。

目錄

第1章 可編程邏輯器件
1.1 可編程邏輯器件(PLD)基本結(jié)構(gòu)
1.1.1 可編程邏輯器件概述
1.1.2 可編程邏輯器件基本結(jié)構(gòu)
1.1.3 可編程邏輯器件編程技術(shù)
1.2 PAL和GAL器件
1.2.1 PAL器件的基本結(jié)構(gòu)
1.2.2 GAL器件的基本結(jié)構(gòu)
1.3 CPLD基本結(jié)構(gòu)
1.3.1 Xilinx公司XC7300系列器件結(jié)構(gòu)
1.3.2 Ahem公司MAX7000系列器件結(jié)構(gòu)
1.3.3 Ahera公司FLEXIOK系列器件結(jié)構(gòu)
1.4 FPGA基本結(jié)構(gòu)
本章小結(jié)
習(xí)題

第2章 QuartusⅡ軟件基本設(shè)計(jì)流程
2.1 可編程邏輯器件設(shè)計(jì)流程
2.2 硬件描述語(yǔ)言邏輯設(shè)計(jì)流程
2.2.1 建立新工程
2.2.2 建立硬件描述語(yǔ)言邏輯設(shè)計(jì)源文件
2.2.3 編譯器選項(xiàng)設(shè)置
2.2.4 器件引腳配置
2.2.5 設(shè)計(jì)編譯
2.2.6 查看編譯后結(jié)果
2.2.7 邏輯功能仿真分析
2.2.8 時(shí)序分析
2.2.9 器件編程
2.2.10 硬件描述語(yǔ)言邏輯設(shè)計(jì)流程實(shí)訓(xùn)題目
2.3 原理圖邏輯設(shè)計(jì)OQs程
2.3.建立新工程
2.3.2 創(chuàng)建新原理圖文件
2.3.3 放置元器件符號(hào)
2.3.4 定義輸入和輸出引線
2.3.5 邏輯符號(hào)之間的連接
2.3.6 建立默認(rèn)邏輯符號(hào)
2.3.7 原理圖邏輯設(shè)計(jì)流程實(shí)訓(xùn)題目
本章小結(jié)

第3章 VHDL硬件描述語(yǔ)言初階
3.1 VHDL基本結(jié)構(gòu)
3.1.1 VHDL最小結(jié)構(gòu)
3.1.2 VHDL基本結(jié)構(gòu)
3.1.3 VHDL基本語(yǔ)句
3.2 VHDL語(yǔ)言數(shù)據(jù)類(lèi)型及運(yùn)算操作符
3.2.1 VHDL數(shù)據(jù)對(duì)象
3.2.2 VHDL基本數(shù)據(jù)類(lèi)型
3.2.3 VHDL預(yù)定義屬性
3.2.4 VHDL邏輯運(yùn)算符
3.2.5 VHDL關(guān)系運(yùn)算符
3.2.6 VHDL算術(shù)運(yùn)算符
3.2.7 VHDL并置運(yùn)算符
3.2.8 VHDL符號(hào)運(yùn)算符
3.2.9 VHDL省略賦值操作符
3.2.1 0VHDL并列符
3.3 VHDL，順序處理語(yǔ)句
3.3.1 信號(hào)代人語(yǔ)句
3.3.2 變量賦值語(yǔ)句
3.3.3 case語(yǔ)句
3.3.4 1f語(yǔ)句
3.3.5 loop語(yǔ)句
3.3.6 next語(yǔ)句
3.3.7 exit語(yǔ)句
3.3.8 wait語(yǔ)句
3.3.9 null語(yǔ)句
3.4 VHDL并行處理語(yǔ)句
3.4.1 進(jìn)程(process)語(yǔ)句
3.4.2 并發(fā)信號(hào)代人語(yǔ)句
3.4.3 條件信號(hào)代人語(yǔ)句
3.4.4 選擇信號(hào)代人語(yǔ)句
3.4.5 塊(block)語(yǔ)句
3.4.6 元件聲明／元件例化(component)語(yǔ)句
3.4.7 生成(generate)語(yǔ)句
3.5 VHDI.庫(kù)和程序包
3.5.1 VHDL庫(kù)
3.5.2 VHDL程序包
3.6 VHDL子程序
3.6.1 函數(shù)語(yǔ)句
3.6.2 過(guò)程語(yǔ)句
3.7 組合邏輯電路設(shè)計(jì)示例
3.7.1 邏輯門(mén)電路設(shè)計(jì)示例
3.7.2 編碼器設(shè)計(jì)示例
3.7.3 譯碼器設(shè)計(jì)示例
3.7.4 數(shù)據(jù)選擇器設(shè)計(jì)示例
3.7.5 運(yùn)算器設(shè)計(jì)示例
3.7.6 奇偶校驗(yàn)電路設(shè)計(jì)示例
3.8 時(shí)序邏輯電路設(shè)計(jì)示例
3.8.1 基本觸發(fā)器示例
3.8.2 寄存器示例
3.8.3 計(jì)數(shù)器示例
3.8.4 序列信號(hào)發(fā)生器示例
本章小結(jié)
習(xí)題

第4章 硬件描述語(yǔ)言邏輯設(shè)計(jì)進(jìn)階
4.1 狀態(tài)機(jī)設(shè)計(jì)
4.1.1 Moore型狀態(tài)機(jī)設(shè)計(jì)方法
4.1.2 Mealy型狀態(tài)機(jī)設(shè)計(jì)方法
4.1.3 MDS圖設(shè)計(jì)方法
4.1.4 &SM圖設(shè)計(jì)方法
4.2 硬件描述語(yǔ)言層次化設(shè)計(jì)
4.2.1 “自上而下”層次化設(shè)計(jì)概述
4.2.2 VHDL層次化設(shè)計(jì)方法
本章小結(jié)
習(xí)題

第5章 QuartusⅡ軟件混合設(shè)計(jì)流程
5.1 LPM參數(shù)化宏模塊邏輯設(shè)計(jì)流程
5.1.1 建立新工程
5.1.2 創(chuàng)建加法器宏模塊符號(hào)
5.1.3 創(chuàng)建減法器宏模塊符號(hào)
5.1.4 創(chuàng)建乘法器宏模塊符號(hào)
5.1.5 創(chuàng)建除法器宏模塊符號(hào)
5.1.6 創(chuàng)建數(shù)據(jù)選擇器宏模塊符號(hào)
5.1.7 頂層邏輯設(shè)計(jì)
5.1.8 LPM參數(shù)化宏模塊邏輯設(shè)計(jì)流程實(shí)訓(xùn)題目
5.2 層次化設(shè)計(jì)流程
5.2.1 建立新工程
5.2.2 創(chuàng)建4位加法器模塊符號(hào)
5.2.3 創(chuàng)建4位減法器模塊符號(hào)
5.2.4 創(chuàng)建2選1數(shù)據(jù)選擇器模塊符號(hào)
5.2.5 創(chuàng)建七段顯示譯碼器模塊符號(hào)
5.2.6 頂層邏輯設(shè)計(jì)
5.2.7 層次邏輯設(shè)計(jì)瀏覽
5.2.8 層次化設(shè)計(jì)流程實(shí)訓(xùn)題目
5.3 存儲(chǔ)器邏輯設(shè)計(jì)流程
5.3.1 建立新工程
5.3.2 創(chuàng)建存儲(chǔ)器初始化文件
5.3.3 創(chuàng)建存儲(chǔ)器模塊符號(hào)
5.3.4 創(chuàng)建正弦波信號(hào)發(fā)生器原理圖
5.3.5 正弦波信號(hào)發(fā)生器邏輯功能仿真
5.3.6 使用嵌入式邏輯分析儀SignalTapⅡ
5.3.7 使用在系統(tǒng)嵌入式寄存器數(shù)據(jù)編輯器
5.3.8 移出嵌入式邏輯分析儀SignalTapⅡ
5.3.9 存儲(chǔ)器邏輯設(shè)計(jì)流程實(shí)訓(xùn)題目
5.4 嵌人式鎖相環(huán)PLL模塊設(shè)計(jì)流程
5.4.1 建立新工程
5.4.2 創(chuàng)建鎖相環(huán)PLL模塊
5.4.3 鎖相環(huán)分頻輸出時(shí)序仿真
5.4.4 嵌入式鎖相環(huán)PLL模塊設(shè)計(jì)流程實(shí)訓(xùn)題目
本章小結(jié)

第6章 iosⅡ嵌入式系統(tǒng)軟硬件設(shè)計(jì)流程
6.1 型NiosⅡ嵌人式系統(tǒng)開(kāi)發(fā)流程
6.2 生成可調(diào)試的NiosⅡ系統(tǒng)
6.3 生成NiosⅡ系統(tǒng)頂層原理圖
6.4 NiosⅡ系統(tǒng)下載
6.5 NiosⅡ系統(tǒng)軟件編寫(xiě)
6.6 NiosⅡ系統(tǒng)軟件調(diào)試
6.7 NiosⅡ嵌人式系統(tǒng)開(kāi)發(fā)流程
實(shí)訓(xùn)題目
本章小結(jié)

第7章 字系統(tǒng)設(shè)計(jì)實(shí)訓(xùn)
7.1 數(shù)字系統(tǒng)設(shè)計(jì)實(shí)訓(xùn)Ⅱ
7.1.1 數(shù)字鐘系統(tǒng)總體設(shè)計(jì)
7.1.2 數(shù)字鐘系統(tǒng)底層模塊設(shè)計(jì)流程
7.1.3 數(shù)字鐘系統(tǒng)中層模塊設(shè)計(jì)流程
7.1.4 數(shù)字鐘系統(tǒng)頂層模塊設(shè)計(jì)流程
7.1.5 數(shù)字鐘系統(tǒng)頂層模塊層次結(jié)構(gòu)與設(shè)計(jì)下載驗(yàn)證
7.1.6 數(shù)字鐘實(shí)訓(xùn)題目
7.2 數(shù)字系統(tǒng)設(shè)計(jì)實(shí)訓(xùn)2
7.2.1 可調(diào)低頻正弦波信號(hào)發(fā)生器總體設(shè)計(jì)
7.2.2 可調(diào)低頻正弦波信號(hào)發(fā)生器底層模塊設(shè)計(jì)流程
7.2.3 可調(diào)低頻正弦波信號(hào)發(fā)生器頂層模塊設(shè)計(jì)流程
7.2.4 可調(diào)低頻正弦波信號(hào)發(fā)生器設(shè)計(jì)驗(yàn)證
7.2.5 可調(diào)低頻正弦波信號(hào)發(fā)生器設(shè)計(jì)實(shí)訓(xùn)題目
7.3 數(shù)字系統(tǒng)設(shè)計(jì)實(shí)訓(xùn)3
7.3.1 NiosⅡ嵌入式軟核基本硬件環(huán)境的建立
7.3.2 NiosⅡ嵌入式系統(tǒng)軟件開(kāi)發(fā)
本章小結(jié)
參考書(shū)目

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